Rund 66 Prozent höhere Datenübertragungsraten pro Speicherkanal sollen DDR5-Speichermodule für Server liefern, die das koreanische Unternehmen SK Hynix in Zusammenarbeit mit Intel und Renesas entwickelt hat. Zum Einsatz kommen gängige DDR5-SDRAM-Speicherchips der Geschwindigkeitsklasse DDR5-4800. Verbunden auf einem Registered DIMM (RDIMM) für Server würden diese Chips insgesamt 38,4 Gigabyte Daten pro Stück liefern Sekunde (38,4 GB/s).
Doch dank eines Tricks namens Multiplexer Combined Ranks (MCR) liefern MCR-RDIMMs mit mindestens zwei Ranks deutlich höhere Datenübertragungsraten, sofern der Speichercontroller auch die MCR-Technik unterstützt. Ein zusätzlicher Buffer-Chip (Buffer/Multiplexer) auf dem RDIMM verteilt die Zugriffe auf jeweils zwei Zeilen und sendet sie dann mit einer höheren Signalisierungsrate über den Speicherkanal an den Speichercontroller.
Laut SK Hynix erreicht der von Renesas entwickelte MCR-Puffer Signalisierungsraten von bis zu 8 Gigatransfers pro Sekunde, was DDR5-8000 oder 64 GB/s auf dem Speicherkanal entspricht.
Grundsätzlich setzt die MCR-Technologie das grundlegende “Prefetching”-Konzept nach außen fort, das seit vielen Jahren im DDR-RAM verwendet wird: Mehrere Bänke (Bänke) arbeiten parallel innerhalb von SDRAM-Chips. Die E/A-Multiplexer in den SDRAMs senden diese Daten dann sequentiell über den Speicherkanal. Dies funktioniert beim Schreiben von Daten in die DRAM-Speicherzellen auch in umgekehrter Richtung.
Ranking-Kunde
Bei Speichermodulen (Dual Inline Memory Modules, DIMMs) ist ein Rank eine Gruppe von DRAM-Chips, die zusammen 64 Datensignalleitungen haben, also acht einzelne x8-Chips mit jeweils acht Leitungen oder 16 x4-Chips, oder nur vier x16-Chips. . Auf JEDEC-kompatiblen RDIMMs sind nur x4- oder x8-Chips zulässig. ECC-RDIMMs für Server mit Fehlerkorrekturcode zum Schutz vor Bitfehlern verfügen über zusätzliche DRAM-Chips; für DDR5-RDIMMs sind es zwei pro Rang.
Auch bei normalen DDR5-RDIMMs funktionieren die einzelnen Zeilen weitgehend unabhängig voneinander; der Speichercontroller adressiert den gewünschten Rank mit dem Chip-Select-Signal (CS#). Bei MCR-RDIMMs müssen das BIOS und der Speichercontroller die physischen RAM-Adressen so intelligent verteilen, dass Datenblöcke über mehrere Zeilen verteilt werden. Dies liegt daran, dass die MCR-Technologie aufeinanderfolgende Zugriffe auf denselben Rang nicht beschleunigen kann.
Der Puffer auf dem MCR-DIMM multiplext die Datensignalleitungen aus zwei Reihen.
(Bild: SK Hynix)
Welche Xeon kann MCR?
Als SK Hynix die DDR5 MCR RDIMMs ankündigte, verriet SK Hynix nicht, welche kommenden Server-Prozessoren von Intel MCR-Technologie unterstützen werden. Am 10. Januar 2023 hat Intel jedoch die Vorstellung des deutlich verzögerten Xeon Scalable Processor Gen4 „Sapphire Rapids“ angekündigt. Diese Xeon SP-Generation wird acht DDR5-RAM-Kanäle ansteuern; der konkurrierende AMD Epyc 9004 „Genoa“ hingegen hat zwölf.
Xeon SP Gen4 wird es aber auch als „Xeon Max“ mit superschnellem High Bandwidth Memory (HBM) direkt im CPU-Gehäuse geben. Der HBM kann auch mit DDR5-RDIMMs arbeiten und als schneller Puffer (Cache) dienen. AMD hingegen plant Genoa-X-Typen mit gestapeltem L3-Cache.
Siehe auch:
(ciw)
